Vivado中综合后仿真无输出的情况

问题描述：一个基于Verilog的FPGA项目，在行为仿真中运行正常，在综合后仿真中无输出。

故障排查：测试Testbench时发现，将方针开始时间从0时刻移动到200 ns，则工作正常。

说明：查阅资料显示，全局复位脉冲GSR（Global Set/Reset）会在综合后仿真时被引入Testbench中，它会使得所有寄存器在仿真的前100ns保持在复位状态。

参考资料： https://zhuanlan.zhihu.com/p/362025389

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页面版本: 1, 最后编辑于: 14 Jan 2023 09:53
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