在Verilog中为always语句块编写可综合的触发信号
为了编写可综合的触发信号，并避免行为仿真（仅考虑触发信号列表）和综合后仿真（所有信号均被考虑）的失配。Verilog中always @ sig语句块的触发信号sig推荐以下编码规则：所有会引起硬件动作的信号均应被列入触发信号列表中。
- 对于组合逻辑电路，应将所有被读取的信号列在触发信号列表中，或使用always @ *结构。
- 对于时序逻辑电路，时钟信号和异步控制信号（如异步复位信号）应被列入触发信号列表。需要注意的是，将控制信号改为同步信号（如同步地复位/置位）可以节约硬件资源。
页面版本: 3, 最后编辑于: 15 Jan 2023 07:00
