在Verilog中避免生成非必要的锁存器

使用Verilog编写组合逻辑电路时,不完整的ifcase结构会导致综合后生成不必要的锁存器。因此,编写具有ifcase结构的组合逻辑电路时,应做到:

  1. 对于if结构,应包含完整的if - else分支结构,且每个子块中均对所有输出端口完成赋值。
  2. 对于case结构,应确保添加了default块,且每个子块中均对所有输出端口完成赋值。

对于时序逻辑电路,由于D触发器/寄存器自身已拥有EN使能端口,因此不完整的ifcase结构不会导致多余的锁存器的产生。

参考资料:https://blog.csdn.net/qq_40696831/article/details/88855164

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