在Verilog中避免生成非必要的锁存器
使用Verilog编写组合逻辑电路时，不完整的if和case结构会导致综合后生成不必要的锁存器。因此，编写具有if和case结构的组合逻辑电路时，应做到：
- 对于if结构，应包含完整的if - else分支结构，且每个子块中均对所有输出端口完成赋值。
- 对于case结构，应确保添加了default块，且每个子块中均对所有输出端口完成赋值。
对于时序逻辑电路，由于D触发器/寄存器自身已拥有EN使能端口，因此不完整的if和case结构不会导致多余的锁存器的产生。
参考资料：https://blog.csdn.net/qq_40696831/article/details/88855164
页面版本: 1, 最后编辑于: 22 Feb 2023 03:39
